Полная занятость

График: 5/2

Рабочие часы: 8

Обязанности:

• Разработка RTL описания для цифровых блоков на ПЛИС (FPGA)

• Разработка тестового окружения и документации для разработанных блоков

• Разработка архитектуры решений для FPGA

• Разработка кода для высокоскоростных интерфейсов передачи данных

• Готовность к возможным непродолжительным командировкам
  

• Уверенное владение SystemVerilog/ Verilog/ VHDL

• Опыт работы с ПЛИС Xilinx / Altera

• Владение английским языком на уровне чтения технической документации

• работа на ОС Linux

• Знание Altera Quartus/Xilinx Vivado

• Разработка и оформление программной документации

• Базовые знания языков C++, Python будут преимуществом

• Уверенное владение SystemVerilog/ Verilog/ VHDL

• Опыт работы с ПЛИС Xilinx / Altera

• Желателен опыт в разработке требований к сложно-функциональным блокам

• Желателен опыт в декомпозиции работ, оценке сложности реализуемых алгоритмов, распределении задач между разработчиками

• Работа в крупной, стабильной компании;
  
• Комфортабельный офис в центре Москвы;
  
• Возможность профессионального и карьерного развития;
  
• Полное соблюдение ТК РФ, белая заработная плата (выплата два раза в месяц), стимулирующие премии;
  
• Возможность профессионального обучения;
  
• График с 9.00 до 18.00, по пятницам - до 16.45; возможность гибкого начала рабочего дня;
  
• ДМС после испытательного срока;
  
• Корпоративные мероприятия;
  
• Спортивные мероприятия (футбол, волейбол, настольный теннис, баскетбол и т.д.);
  
• Корпоративный транспорт от метро/до метро.
  

• Linux
  
• Verilog
  
• VHDL
  
• Altera
  
• C++
  
• FPGA
  
• ПЛИС Xilinx / Altera
  
• Altera Quartus
  
• Xilinx Vivado